Ir direto para menu de acessibilidade.
Página inicial > Defesas > Qualificação de Mestrado do aluno Rafael de Lima Silva Knust
Início do conteúdo da página

Qualificação de Mestrado do aluno Rafael de Lima Silva Knust

Última atualização em Quinta, 09 de Outubro de 2025, 15h15 | Acessos: 367

CENTRO FEDERAL DE EDUCAÇÃO TECNOLÓGICA CELSO SUCKOW DA FONSECA

DIRETORIA DE PESQUISA E PÓS-GRADUAÇÃO

DEPARTAMENTO DE PÓS-GRADUAÇÃO

COORDENADORIA DO PROGRAMA DE PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA

 

Qualificação de Mestrado do aluno Rafael de Lima Silva Knust

 

Título: Ferramenta Auxiliada por Computador para Projeto de Memórias SRAM de Baixa Tensão e Ampla Faixa de Temperatura

Resumo: O constante crescimento de aplicações de ultrabaixo consumo de energia vem se tornando cada vez mais desafiador para os projetistas de circuitos integrados, já que novos processos nanométricos CMOS, com modelos analíticos cada vez mais complexos, surgem a cada ano de acordo com a Lei de Moore. É preciso que haja soluções eficientes para o dimensionamento de dispositivos nanométricos, capazes de validar as exigências tecnológicas em cada processo CMOS. Desta forma, nesta qualificação de mestrado é proposta uma ferramenta auxiliada por computador (CAD) para dimensionar e projetar de forma eficiente, em processos CMOS maduros (> 65 nm), e também em nanométricos profundos (< 65 nm), sistemas de memória estática de acesso aleatório (SRAM, do inglês static random-accesss memory). A ferramenta desenvolvida é capaz de simular rapidamente a nível esquemático o sistema completo de SRAM para qualquer tamanho de filas e colunas escolhido pelo usuário, assim como otimizar a célula de memória com uma estratégia de algoritmo evolucionário (AE). O AE é capaz de dimensionar a célula de memória SRAM considerando as variações com a fabricação do processo CMOS, incluindo simulações Monte Carlo no loop principal do algoritmo, e desta forma, gerando circuitos robustos às variações. Para validar a eficácia da metodologia, exemplos de projeto são implementados nas tecnologias CMOS IHP 130 nm e TSMC 65 nm. Extensivas simulações Monte Carlo foram executadas para validar as SRAM resultantes, cobrindo tanto as margens de desempenho tradicionais quanto a operação da célula em um sistema de SRAM de 8 kb, usando tensão de alimentação de 0,6 V, faixa de temperatura de 0 °C a 80 °C e frequência de operação de 40 MHz.

Banca: 
Luis Fabián Olivera Mederos (CEFET/RJ, orientador)
Luciana Faletti Almeida (CEFET, membro interno)
Thiago Brito Bezerra (UFAM, membro externo)

Data: 17 de outubro de 2025 (sexta-feira)
Horário: 14:00 hs
Link: https://teams.microsoft.com/l/meetup-join/19%3ameeting_MzFkMmU4ZDUtZTRiOC00NmQ4LTgzMTYtNzQ4ZjA0YjJiMzFi%40thread.v2/0?context=%7b%22Tid%22%3a%228eeca404-a47d-4555-a2d4-0f3619041c9c%22%2c%22Oid%22%3a%226be4bd3f-e273-4260-953e-a8983cddb073%22%7d

 

Fim do conteúdo da página