Defesa de Qualificação do discente Fabio Marujo da Silva

CENTRO FEDERAL DE EDUCAÇÃO TECNOLÓGICA CELSO SUCKOW DA FONSECA DIRETORIA DE PESQUISA E PÓS-GRADUAÇÃO

UNIVERSIDADE FEDERAL FLUMINENSE

COORDENADORIA DO PROGRAMA DE PÓS-GRADUAÇÃO EM INSTRUMENTAÇÃO E ÓPTICA APLICADA

A Coordenadoria do Programa de Pós-Graduação em Instrumentação e Óptica Aplicada tem a satisfação de convidá-lo para assistir à

D E F E S A D E Q U A L I F I C A Ç Ã O

COM O TÍTULO:

“DESENVOLVIMENTO DO SLOW CONTROLLER DO SISTEMA RPC LINK PARA O UPGRADE NO LS2 DO EXPERIMENTO CMS/HL-LHC”

Por

FABIO MARUJO DA SILVA

Resumo

A   segunda   fase    de   atualização   do    sistema   RPC   Link   esta     em    andamento    para     atender  a  todos    os   requisitos   para    o   HL-LHC.   A    capacidade   de   trabalhar    em   ambiente   de    alta radiação, melhoria da resolução de tempo, aumento da capacidade de taxa de entrada do sistema e largura de banda de saída do sistema são os principais objetivos deste projeto. Neste projeto, a nova eletrônica Back- End RPC, que é um novo escopo nesta era, também será a responsável por receber os hits e enviá-los para as próximas Camadas do Muon Track Finder (Localizador de Trilhas muon). Além disso, o novo sistema de link deve ser  controlado   pela  nova  versão   do  Slow  Controller  (controlador  lento).   A  distribuição  do   relógio de sincronização geral (clock) TTC e os comandos de disparo rápido, definir os limites das FEB’s, reconfiguração     dos       FPGAs      do      sistema      Link,      ler       o      Status      do      sistema      link   são as   principais  funcionalidades  do   novo  Slow  Controller.  Deve-se   notar  que  o   novo  Slow  Controller   será    controlado   pelo   software    on-line     RPC.    Neste    projeto,     vamos    definir    todas as    funções   necessárias   do    novo   Slow   Controller   em    mais    detalhes.    Todas     essas    funções serão implementadas no FPGA. Na primeira etapa, estudaremos todas as funções necessárias solicitadas pelo novo sistema de Link. Em seguida, essas funções, traduzidas para o firmware correspondente e implementadas no FPGA. Paralelamente, as rotinas de software necessárias serão desenvolvidas no software on-line RPC. Finalmente, a funcionalidade adequada da cadeia de controle e comunicação será pesquisada e aprimorada.

Palavras-chave: CMS; FPGA; RPC; Slow Controller

Banca Examinadora composta pelos Doutores:

Gilvan Augusto Alves, Orientador(a)

Ana Lucia Ferreira de Barros, Coorientador(a) Daduí Cordeiro Guerrieri (MEP), CEFET/RJ Douglas Mota Dias (MEP), UERJ

Local, data e horário:

• Plataforma Teams (Clique aqui para acessar a sala da defesa)
• 07 de dezembro de 2020
• 10:00h